신기성기자
국제고체소자회로회의(96ISSCC)가 지난달 미국 샌프란시스코에서 열렸다. 올해는 1백59건의 논문이 발표됐다. 이와 관련, 일본 "닛케이일렉트로닉스"지 최근호는 논리.메모리.아날로그LSI(대규모집적회로)등 분야별 주요내용을 소개하고 있다. 이중 메모리LSI분야에 관한 부분을 3회로 나눠 게재한다. 〈편집자주〉
이번에 발표된 2백56Mb~1Gb D램은 모두 클록동기식이다. 시리얼 액세스의사이클시간을 2~5ns로 짧게 해 데이터전송속도를 0.5GB/초~1.6GB/초로 높였다.
1GD램은 삼성전자와 미쓰비시전기가 각각 발표했다. 데이터전송속도의향상방법은 양사가 다르다. 삼성전자는 데이터입출력 폭을 16비트로 억제하는한편 입출력주파수를 올리는 방법을 사용했고, 미쓰비시는 데이터입출력폭을 64비트로 넓혔다.
삼성전자의 1GD램 시제품은 x16비트 구성으로 데이터전송속도가 1GB/초로높다. 외부클록의 2배인 주파수 클록(D 스트로브 신호라고 부름)을 내부에서 발생시켜 이 내부클록의 상승과 강하 양방의 에지(edge)에 동기로 데이터를 입출력한다. 외부클록은 1백25MHz이기 때문에 데이터전송주파수는 5백MHz가 된다.
데이터입출력용 D 스트로브(Strobe)신호는 D램칩과 메모리컨트롤러LSI 양방이 외부클록으로부터 생성하고 있다. 읽어낼 때 D램칩은 D 스트로브 신호를메모리컨트롤러 LSI에 출력한다. 써넣을 때는 메모리컨트롤러 LSI가 D 스트로브 신호를 D램칩에 출력한다.
메모리 셀 어레이는 1백28Mb의 어레이매트 8개로 구성된다. 4개의 어레이매트가 한조가 돼 32비트 폭의 메모리데이터 버스에 연결된다. 각 매트는 8개의 뱅크로 된다. 이들 뱅크는 열(열)디코드, 행(행)프리디코드회로, 뱅크의데이터버스를 공유한다. 칩면적의 증대를 억제하기 위해서이다. 미쓰비시는고속화를 위해 메모리의 레이아웃과 배선처리에 역점을 두었다. 1Gb의 메모리는 2백56Mb의 메모리블록 4개로 구성했다. 각 블록은 정방형으로 3행3열로배열한 9개의 서브블록으로 나눠져 있다. 9개중 주위의 8개가 32Mb의 메모리셀 서브어레이, 중앙의 1개가 주변회로블록이다.
32Mb 서브어레이를 제어하는 모든 신호배선은 중앙의 주변회로블록에서 나온다. 또 배선어레이는 서브어레이마다 같기 때문에 배선지연(지연)은 거의제로에 가깝다.
단어 구성은 4M어x64비트x4뱅크이다. 32비트 서브어레이 블록과 뱅크의 구획은 독립적으로 정했다. 32Mb블록을 16Mb식 두개의 조각으로 나눠 각 조각에뱅크0~뱅크3까지의 영역을 4분의 1씩 할당했다. 이렇게 하면 16Mb 조각은1개의 데이터입출력 버퍼(완충)만을 접속하면 좋아지고 데이터버스의 구성이단순해진다.
종전 방식으로는 32Mb 블록이 그대로 뱅크0~뱅크3의 어딘가에 대응했다.
x64비트 구성이라면 4개의 32Mb 블록과 8개의 입출력버퍼를 모두 연결할필요가 있다. 이 결과 데이터버스의 구성이 복잡해지고 버스가 길어진다.
이에 대해 미쓰비시 구성법의 경우는 메모리블록에서 데이터버퍼 출력까지의지연시간은 종래의 약 71%로 짧고 데이터버스의 배선영역은 종래의 약 10.
4%로 작아진다.
한편 NEC와 NEC아이시 마이컴시스템은 클록 사이클시간이 4ns로 짧은 2백56MD램 시제품을 공동 개발했다. 이 역시 동기식으로 프리페치방식으로 파이프라인 작동한다.
바스트읽기 때는 2클록마다 열(열)어드레스 프리디코더가 우수와 기수의 2단어분의 어드레스를 발생한다.
메모리 셀 서브어레이는 우수와 기수에서 각각이 되고 센스 앰프와 데이터선대도 별도로 있다. 2단어분의 데이터를 서브어레이로부터 동시에 출력버퍼로보낸다. 출력버퍼는 FIFO메모리를 이용하고 있고 파이프라인 레지스터와패럴렐 시리얼 변화회로를 겸한다. .16비트 구성시는 시리얼변환해서 데이터를 출력한다.
NEC는 내부클록의 발생용으로 인버터지연선어레이를 결합해 외부클록의 주기를 검출하는 회로를 개발했다. PLL은 안정적으로 움직이기 시작하기까지의시간이 수백클록으로 긴 대기시소비전류의 증대가 문제다. 이 때문에 PLL은사용하지 않았다.