신기성기자
이번 회의에서 발표된 캐시메모리와 S램은 모두 8건으로 비교적 많다. 캐시메모리는 4건중 3건이 S램기술, 나머지 1건이 D램기술에 의한 시제품이다.
S램도 캐시메모리 용도를 지향한 칩이 많다.
미국 인텔은 펜티엄프로 프로세스용 2백56KB 2차 캐시메모리 LSI의 사용기술을 발표했다. 프로세서 칩과 이 캐시메모리 칩을 1개의 PGA패키지에 봉지했다.
이 메모리칩은 태그유닛, 데이터어레이, 자기테스트회로, 제어회로, 입출력회로로 구성된다. 캐시라인은 72비트의 블록이 4개 있다. 이것을 4클록사이클로 전송하며 레이텐시는 3클록이다.
태그유닛은 태그/스테이터스 어레이와 LRU(least Recently Used)어레이를내장한다. 태그/스테이터스 어레이는 2천48세트를 4웨이로 분할하고 있다.
메모리셀은 6개 트랜지스터의 싱글포트다. LRU어레이는 태그/스테이터스 어레이와 동시병행적으로 움직인다. 어레이의 구성은 1백28행×48열. 메모리셀은8개 트랜지스터의 듀얼포트다.
데이터어레이는 1천20행.1천1백52열를 1뱅크로 하는 2뱅크 구성이다. 각뱅크가 36비트 폭의 입출력을 준비한다. 각 뱅크는 18개의 블록으로 분할된다. 1천1백52개의 센스앰프는 잡음을 억제하기 위해 2회로 나뉘어 작동한다.
한편 히타치제작소와 히타치초LSI엔지니어링은 +1.0V의 낮은 전원전압에서도1백MHz의 클록으로 움직이는 캐시메모리 시제품을 공동으로 개발했다. 이는마이크로프로세서의 원칩 캐시용이다. 2KB의 1차캐시와 16KB의 2차캐시를마련했다. 이는 4웨이세트 연합방식이다.
태그메모리는 어드레스를 1비트씩 비교하는 방식으로 했다. 소비전력을 억제하기 위해서다. 최초의 1비트가 태그메모리의 어드레스와 일치하면 다음비트의 센스앰프를 활성화한다. 어드레스가 일치하지 않았을 때(오류를 검출했을 때)는 센스앰프를 활성화시키지 않는다. 3개의 웨이로부터 오류신호가출력됐다면 나머지 웨이를 선택한다. 이렇게 하면 활성화되는 센스앰프의 수가줄고 소비전류가 감소한다.
IBM마이크로일렉트로닉스는 2건의 캐시메모리를 발표했다. 하나는 S램기술,다른 하나는 D램기술을 기반으로 하는 캐시메모리다.
S램기술을 기반으로 한 32KB의 1차 캐시메모리는 클록으로부터 데이터출력까지의 액세스시간이 2ns로 짧다. 데이터 어레이 마크로, 연상메모리(CAM)마크로, 디렉터리 마크로, 자기테스트회로를 마련했다.
캐시는 8웨이의 반(반)연합방식이다.
S램에서는 도시바와 도시바 마이크로 일렉트로닉스가 공동으로 사이클시간이2.5ns로 짧은 4.5Mb S램시제품을 개발했다.
동기식의 캐시메모리용이다.
비트선대의 부하회로를 3군데 설치했다. 센스앰프로부터 비트선대를 보면가장 먼 위치와 중간위치, 그리고 인접위치에 각각 비트선부하가 있다. 읽을때는 3개의 비트선부하를 순차적으로 바꿔 비트선의 지연시간을 짧게 했다.
비트선대의 수준이 안정될 때는 센스앰프로부터 가장 먼 위치에 있는 부하만을 사용한다. 비트선대의 전체에 걸쳐서 진폭은 30mV로 크랭크된다.
읽기동작에 들어가면 우선 중앙 비트선부하를 선택한다. 이로써 부하로부터메모리 셀까지의 비트선 저항이 최대에서도 비트선 전장의 절반으로 된다.
이어서 센스앰프에 가장 가까운 부하를 선택한다.
비트선에 의한 저항분은 거의 제로가 되고 센스앰프가 빠르게 움직인다.
비트선대의 전위차가 커지면 센스앰프로부터 가장 먼 부하로 재차 바뀐다.
이결과 센스앰프로부터 가장 먼 셀을 선택했을 때의 비트선 지연시간은 종래의0.7ns에서 0.5ns로 짧아졌다.
NEC는 +1.5V의 낮은 전원전압에서 작동하고 액세스시간이 6ns로 짧은 4MbS램을 개발했다. 소비전력은 1백80mW로 적다.
고속화를 위해 바이폴러CMOS(상보성산화막반도체)기술을 채용했다. 바이폴러CMOS게이트를 빠르게 구동시키기 위해 어드레스 디코더회로와 워드선은 증폭시키고 있다. 소비전력의 억제를 위해 워드선은 하나만 증폭한다. 센스앰프는 CML게이트에 2단의 차동형 바이폴러 앰프를 카스코드 접속한 구성이다.
CML게이트의 차동출력을 0.3V의 전압으로 단계적으로 낮춘 뒤 +1.3V의 낮은전원전압에서도 센스앰프가 움직이도록 했다.
IBM은 또 사이클시간이 3.3ns인 1Mb 동기식 S램 시제품을 개발했다. .36비트또는 .18비트 구성이다. 내부에 클록드라이버 회로와 자기리세트회로를 구성, 고속화했다.
입출력수준은 HSTL(High Speed Transceiver Logic) 또는 LVTTL, PECL(Positive Emitter Coupled Logic)이다. HSTL 수준을 구동하는 드라이버의 임피던스는 외부부착의 저항으로 사용자가 설정할 수 있다. 설정한 임피던스의 오차는 전후 10%이내다(프로세스와 전원전압, 온도에 의한 변동을 포함한다).
후지쯔는 사이클시간이 2ns인 2백88Kb 동기식 S램을 개발했다. 원칩 캐시메모리용이다. 2단의 클록드라이버를 내장해 내부에서 동기로 움직인다. 2단째의 클록드라이버는 .72비트 구성 입출력의 각 블록에 뒀다. 이 때문에 입출력버스 폭을 변경해도 동작타이밍에는 영향이 미치지 않는다.