金禎浩
84년 서울대 전기과 졸업
86년 서울대 전기공학 석사
93년 미국 미시간대학 공학박사
93∼94년 피코메트릭스(Picometrix) 연구원
94∼95년 삼성전자 수석연구원
96∼현재 한국과학기술원(KAIST) 전기 및 전자공학과 조교수
전자 및 통신공학의 발전은 신호의 전달기술과 함께 발전해 왔다고 볼 수 있다. 신호전달기술에는 빛 정보를 통한 우주의 생성과 은하계의 움직임을 관찰하는 천문학에서부터 VLSI 소자 내부 트랜지스터간의 연결기술까지도 포함된다. 이처럼 유무선 신호전달체계에 있어 중간매질에 관계한 모든 기술을 총칭해 인터커넥션 기술이라 한다. 그 중에서도 고속 VLSI 칩 내부에서 발생하는 제반 인터커넥션 기술인 배선기술은 매우 중요하다.
최근 디지털시스템의 속도가 증가하면서 초고속 컴퓨터와 고성능 워크스테이션, 무선(RF)기기용 기판과 패키지분야에서도 인터커넥션 기술이 주요 관심사가 되기 시작했다. 이제 한 단계 더 나아가 이러한 인터커넥션 기술의 초점이 칩 내 배선기술로 옮겨가고 있다. 디지털 소자의 클록주파수가 4백를 상회하고 0.25미크론 이하의 공정을 이용한 수천만개의 트랜지스터가 집적되는 고속 집적소자에서 칩 내의 인터커넥션 기술, 즉 배선기술이 소자의 설계 및 제작시간과 소자의 성능을 좌우하는 가장 중요한 기술분야가 됐다.
특히 초미세(Deep Sub-Micron) IC의 경우 칩 내부의 배선에 의한 신호지연이 전체 신호의 신뢰성과 IC의 성능에 절대적인 영향을 주고 있다. 따라서 배선에 따른 신호지연과 신호전달 과정에서 잡음을 예측하고 해결하지 않고서는 다음 세대의 고속, 고집적 IC의 경쟁력 있는 설계와 제작은 불가능한 시점에 이르게 됐다.
IC의 집적도와 칩 크기가 증가함에 따라 발생하는 신호지연은 다르다. 디자인 룰이 적을수록 게이트 신호지연은 감소하는 반면 배선에 의한 신호지연은 오히려 증가한다. 이런 점을 감안하면 2000년대에 등장할 4백 이상의 초고속 IC를 제작하기 위해서는 배선지연을 1나노초 이하로 해야 한다.
신호지연현상은 기본적으로 배선의 저항과 커패시턴스의 부하에 의해 생긴다고 볼 수 있다. 1차적으로 배선지연을 해결하기 위해서는 VLSI 공정에 필요한 저유전율 절연체의 개발과 구리를 이용한 저저항 도선 공정기술이 개발돼야 한다. 신호지연과 함께 고속 칩 내 배선에서 발생되는 전자파문제로는 신호감쇠 및 왜곡(Attenuation and Distortion), 도선 상호간의 간섭(Crosstalk), 전원/접지(Power/Ground) 요동, 임피던스 부정합 효과(Mismatching Effects), 전자파장해(EMI) 등이 있다. 한 단계 더 나아가 대역 IC 배선에서 나타나는 문제는 RF현상으로 해석과 설계가 더욱 복잡한 양상을 띠게 된다.
디지털신호의 천이시간이 짧아지고 배선간격이 좁아지며 배선의 길이가 증가하면서 배선간의 정전용량 결합(Capacitive Coupling), 유도결합(Inductive Coupling)은 심각한 문제가 되고 있다. 나아가 배선의 길이가 길어지면서 배선 자체가 안테나처럼 동작해 전자파를 발생시킬 수 있다. 또 배선 내에 전자파현상이 지배적이 될 때 임피던스 부정합에 의한 반사, 전송선의 손실에 의한 신호의 감소와 왜곡현상이 발생한다.
뿐만 아니라 많은 디지털 소자가 한꺼번에 동작하면서 발생하는 급격한 전류의 소모에 의한 전원선 및 접지선의 요동현상, 패키지와 칩 내 배선 인덕턴스에 의한 역기전력도 잡음으로 작용해 집적회로의 동작 신뢰성을 급격히 감소시킨다. 특히 전류원은 전자파 발생의 요소가 된다. 이같이 차세대 고속 IC의 배선문제는 단순히 소자를 연결하는 배선 차원을 넘어 디지털시스템의 기능 및 성능을 좌우하는 중요한 요소가 되고 있다.
초고속 VLSI 배선에서 나타나는 제반 현상을 정확히 예측하고 해결하기 위해서는 배선의 지연, 잡음, 간섭현상과 관련되는 사항에 대한 측정, 모델, 그리고 그에 기반을 둔 CAD기술이 필요하다. 신호의 속도가 증가할 때 배선의 모델을 저항과 커패시터로 표현하면 그 정확성이 떨어지게 된다. 일반적으로 신호가 0에서 1(또는 1에서 0)로 변하는 데 걸리는 시간이 배선에서 전자파 전송시간의 2.5배보다 작으면 배선이 전송선처럼 행동한다. 따라서 이제는 단순한 저항과 커패시터를 이용한 배선모델은 맞지 않다. 다시 말해 배선의 인덕턴스 영향을 고려한 모델이 사용돼야 배선을 더 정확히 모델링할 수 있다.
하지만 이 전송선 모델을 사용하는 데 있어 여러 가지 문제가 있다. 우선 칩에서 신호선을 동축 케이블(Coaxial Cable)과 같은 전송선으로 모델링하는 것은 한계가 있다. 그 이유는 신호선 아래에 있는 실리콘이 완전한 도체나 부도체가 아닌데다 신호선의 너비가 일정하기 때문이다. 이는 이상적인 전송선의 조건에 맞지 않아 모델의 부정확을 야기시킨다.
또 다른 문제점은 전송선을 정확히 표현할 경우 패러미터들이 주파수에 따라 변하는 것이다. 이 경우 칩 내의 배선을 기존의 회로 시뮬레이터로 계산하기 힘들고 계산시간을 많이 요구한다. 따라서 정확성은 떨어지더라도 기존의 회로 시뮬레이터의 패러미터로 단순화하기도 한다.
칩 내 배선의 특성을 구하고 모델 패러미터를 추출하기 위해서는 고주파 네트워크 측정과 해석기법, 주파수 공간과 시공간의 실험적 측정방법이 사용될 수 있다. 또한 전자파 계산방법에 의한 2차원, 3차원 구조물의 패러미터 추출방법도 시도되고 있다. 앞으로 칩 내의 가능한 배선 단면구조와 레이아웃에 따른 다양한 구조의 측정을 통한 모델 패러미터 추출연구가 계속돼야 한다.
이러한 모델링을 바탕으로 고속 배선에서 발생하는 전기적인 현상을 예측하기 위한 시뮬레이션 및 CAD기술도 연구되고 있다. 현재의 집적회로 합성과 물리적 설계도구들은 이러한 초고속 IC 배선문제를 해결하기에는 한계를 갖고 있다. 최근 새롭게 요구되는 설계기술에서는 자동화하고 효율적인 면적, 신호지연, 전력소모의 최적화와 함께 잡음과 신호, 신뢰성이 레이아웃 설계과정에서 함께 검증돼야 한다. 뿐만 아니라 배선간격, 순서, 전자파 차폐, 다층구조 배선 등이 레이아웃 과정에서 잡음을 최소화하기 위해 결합돼야 한다.
현재의 설계도구에서는 논리적인 합성과 물리적 설계영역이 적절히 합쳐지는 데는 아직도 상호 교환의 문제가 존재한다. 물론 이 두 개의 영역은 철저하게 합쳐져야 하며 이것이 CAD기술이 나아가야 할 방향이기도 하다. 기존의 설계과정에서 논리적 설계는 논리합성을 의미하며 물리적 설계는 위치설정과 합성된 논리회로의 상호 연결을 의미한다. 하지만 현재 두 과정에서 사용되는 도구들은 연산방식에서부터 상당한 차이를 가지며 그들이 사용하는 데이터 역시 서로 다르다.
현재 논리적 설계영역은 다수의 도구가 존재하고 있다. 이들의 초점은 단순히 논리적인 오류를 없애고 최대한 작게, 그리고 간단히 칩을 설계하는 데 맞추어져 있다. 또한 배선의 지연에 대한 문제는 아주 간단한 모델만을 사용하고 있다. 반면 물리적 설계영역은 능동소자의 특성을 단순화하며 연결 길이 자체에만 신경을 쓰고 있는 실정이다. 앞에서 언급한 논리적 영역과 물리적 영역의 합성은 현재 CAD산업에서 필요성이 인정돼 추진되고 있는 상태다. 아직 초보적 단계에 불과하지만 현재의 바람은 두 가지 영역의 완벽한 결합보다는 최대한 근접시키는 데 있다.
이러한 측정, 모델 및 CAD기술은 차세대 고속 IC기술의 기반이 되고 이를 기반으로 IC 및 회로 설계기술이 발전된다. 차세대 고속 VLSI IC의 배선기술은 아직 국제적으로도 초보적인 연구기술이라 할 수 있다. 배선기술이 고성능 패키지나 기판의 설계에도 필요로 한다면 바로 배선기술이 우리가 추진해야 할 중요 기술의 하나임에는 틀림없다.
고속 배선기술의 어려운 점은 기존의 디지털 IC설계기술뿐 아니라 아날로그 IC설계기술에 RF설계 및 해석기술이 동시에 필요하다는 점이다. 또한 이 세 분야를 동시에 이해하는 기술자는 극히 드문 실정이다. 특히 디지털 설계기술에서 쓰는 용어나 기술이 RF에서 사용되는 용어, 기술과 현격한 차이가 있어 서로 대화도 어려운 실정이다. 그러나 앞으로는 반드시 RF와 디지털을 동시에 이해하는 많은 기술자들이 필요할 것이 틀림없다. 이제 국내의 기업, 연구소, 학계에서 칩 내의 배선기술에 대한 관심과 노력이 집중돼야 할 시점이다.