나노미터(㎚)급 차세대 반도체 공정에 필요한 첨단 재료기술이 속속 검증단계로 접어들면서 나노공정을 양산에 적용하기 위한 반도체업계의 발걸음이 빨라지고 있다.
반도체업체들은 특히 그동안 독자개발해온 저유전(low-k) 절연물질, 변형 실리콘(Si), 구리배선, 고유전막 증착기술 등을 한데 통합하는 컨버전스형 공정 개발로 나노기술의 상용화를 앞당긴다는 계획이다.
26일 관련업계에 따르면 인텔이 구리배선과 저유전 절연물질을 통합한 변형 실리콘 공정을 선보인 데 이어 삼성전자와 IBM 등 공정기술 선두업체들도 각각 고유전막(high-k film) 증착기술과 구리배선을 적용한 차세대 통합공정을 준비중이다.
인텔은 기존 실리콘 공정에 회로간 간섭을 막을 수 있는 저유전 절연물질 ‘CDO(Carbon-Doped Oxide)’를 적용하고 고속·저전력 소모의 구리배선을 통합한 차세대 90㎚(1㎚는 10억분의 1m)급 변형 실리콘 통합공정을 최근 선보였다.
반도체 집적도 향상을 위해서는 알루미늄 배선 재료를 구리로 바꾸고 저유전 절연물질을 적용하는 것이 필수적이었으나 구리를 적용하면 배선이 가늘어져 다층으로 통합될 경우 회로·배선간 간섭을 일으키기 때문에 통합에 어려움을 겪어왔다.
이 때문에 인텔이 이번 90㎚ 공정에서 저유전 절연물질을 적용해 7층의 고속 구리배선을 통합함에 따라 트랜지스터의 속도가 10∼20% 이상 빨라지게 됐다. 인텔은 이 공정을 내년부터는 300㎜ 웨이퍼에 적용, 차세대 프로세서 ‘프레스콧’(코드명)을 양산한다는 방침이다.
삼성전자는 저유전 절연물질 적용에 이어 정전용량과 공정수를 크게 줄인 고유전막 신공정을 개발하고 이것과 타 공정기술과의 통합작업을 벌이고 있다.
삼성이 개발한 기술은 전자의 이동을 완벽하게 차단해 최적의 반도체 성능을 구현하도록 하는 원자층증착(ALD:Atomic Layer Deposition)기술. 반도체 회로 사이에 하프늄옥사이드(HfO2)-알루미늄옥사이드(AL2O3)를 활용하고 새로운 층상구조의 유전막을 형성하는 방식이다. 삼성은 이를 90㎚ 공정에 적용, 안정화작업에 주력하고 있으며 2004년에는 70㎚공정에 적용한다는 방침이다.
IBM은 지난 상반기부터 저유전 절연물질과 구리배선을 통합한 130㎚ 공정을 가동하기 시작했고 최근에는 자일링스와 함께 90㎚ 공정의 Cu-08 주문형반도체(ASIC) 공정을 개발했다. 이 공정은 저유전 절연물질 삽입을 통해 분리되는 구리배선층을 8개까지 포함할 수 있는 집적회로(IC) 설계 및 제조기술로, 7200만개의 로직 회로를 지원하며 2004년부터 가동에 들어간다는 방침이다.
<정지연기자 jyjung@etnews.co.kr 손재권기자 gjack@etnews.co.kr>