관련 통계자료 다운로드 무어의 법칙에 따른 인텔의 차세대 반도체 제조공정 로드맵
지난 수십년간 세계 IT산업의 견인차 역할을 해온 무어의 법칙이 오는 2010년대 후반이면 물리적 한계상황에 도달할 것으로 인텔이 전망했다.
C넷은 지난달 인텔연구소가 미국전기전자공학회(IEEE)에 제출한 논문을 통해서 어떤 획기적인 회로기술과 절연소재가 등장해도 무어의 법칙은 향후 20년 이상 지속할 수 없음을 스스로 인정했다고 1일 보도했다. 그동안 무어의 법칙이 언젠가 종말을 고할 것이란 연구발표는 여러번 있었으나 인텔측에서 직접 무어의 법칙이 깨질 것이라며 예상시점까지 발표한 것은 매우 이례적인 일이다.
인텔연구소의 기술전략 책임인 파올로 가지니는 “트랜지스터를 작게 만드는 기술진보는 16나노미터(㎚, 1나노=10억분의 1)제조공정이 실용화되는 시기를 정점으로 근원적 한계에 부딪힐 것”이라고 전망했다. 또 이같은 기술적 파국을 최대한 늦추기 위해서 세계 반도체업계가 두 배로 집적된 신형 칩의 출시주기를 현재 2년에서 3년으로 늘려도 2018년께 16나노미터 제조공정에 들어갈 수 밖에 없다고 지적했다.
그는 이같은 회로선폭 최소화 공정상 한계에 대한 전망의 근거로 반도체 제조공정이 16나노미터 밑으로 정교해질 경우 전압을 가하지 않아도 회로 안의 전자들이 멋대로 튀어나가는 터널링 현상이 발생해 정확한 신호전달이 불가능해진다고 설명했다.
또다른 문제점으로 회로의 선폭이 좁아질 경우 과다한 에너지 소모로 열방출이 더욱 심해지는 현상도 지적했다. 인텔연구소는 논문에서 회로선폭이 일정 이하로 좁아질 때 전자의 제어를 할 수 없게 되는 터널링 효과로 인해 기존 반도체소재가 아닌 어떤 신소재를 사용해도 근원적 해결이 불가능하다고 공식 확인했다.
이론적으로 반도체 제조공정의 선폭은 최고 4나노미터까지 줄일 수 있지만 이 경우 전압을 제어하는 게이트 넓이가 1.5나노미터 이하로 좁아져 아예 전자가 못 움직이는 물리적 한계상황까지 연출된다고 인텔측은 설명했다.
현재 인텔, AMD 등 반도체 업체들은 16나노미터 제조공정이 실용화된 이후를 대비해 실리콘 대신 카본 나노튜브, 나노와이어 등 신소재를 실험하고 있지만 집적도를 높이는 데 거의 도움이 안될 것으로 전망된다.
인텔은 이번주 대만에서 열리는 반도체기술국제로드맵(ITRS)에서 무어의 법칙에 대한 가이드라인을 발표할 예정이다.
인텔사의 회장이었던 고든 무어가 지난 65년 “같은 가격대의 반도체칩의 정보처리 속도는 2년마다 두 배로 늘어난다”고 선언한 이후 이 법칙은 IT산업의 영원한 기술혁신을 보장하는 복음으로 간주돼 왔다. 전문가들은 시작이 있으면 반드시 끝도 있다는 영화 매트릭스3의 경구처럼 컴퓨터가 더 싸고 강력해질 수 없는 한계상황이 닥쳐올 것이며 세계 IT산업의 성장속도는 느려질 것이라고 우려한다.
<배일한기자 bailh@etnews.co.kr>