반도체 3차원(D) 패키지 공법인 TSV(Through Silicon Via)의 상용화가 빨라지고 있다.
TSV는 기존의 와이어 본딩을 대체해 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식이다. 40나노 미만 미세공정에서 와이어 본딩으로 해결할 수 없는 고속 입출력 신호처리와 신호채널수 확장 등을 해결하는 대안으로 꼽힌다. 삼성전자·인텔·도시바 등이 지난 2006년부터 본격적으로 개발에 들어갔으며 일부 공정에서는 이미 적용이 시작됐다.
전세계 반도체 장비·재료 산·학·연이 TSV 관련 정보를 공유하기 위해 구성된 3D EMC(Equipment and Materials Consortium)는 지난 5일 서울 리츠칼튼 호텔 세미나를 갖고 현재 기술수준을 가늠하게 했다. 3D EMC는 미국의 반도체장비업체인 세미툴이 주관 회원사이며 롬앤하스·삼성종합기술원·KAIST·EVG 등이 참여하고 있다.
이날 세미나에서는 TSV를 적용하면 고주파 신호 손실을 막을 뿐 아니라 전력소비를 70% 이상 줄일 수 있고 신호지연현상도 60% 이상 감소하는 것으로 발표됐다.
폴 시블루드 세미툴 부사장은 “현재 CMOS 이미지 센서(CIS) 생산에 TSV가 상용화됐으며, 메모리 등 다양한분야로 급속히 확산되고 있다”면서 “45나노 미만 공정에서 디바이스의 소형·고속·저전력 성능을 충족하기 위한 3D 패키징이 대세가 될 것”이라고 강조했다. 그는 이어 “현재 웨이퍼당 패키지 비용이 장당 280 달러(300㎜ 기준)로 기존방식 비용 200달러보다 비싸지만 내년에는 비슷한 수준으로 비용을 줄일 수 있을 것”으로 전망했다.
이춘흥 앰코테크놀로지코리아 연구소장은 “2D 방식에 비해 3D 패키지방식이 신호채널수를 100배 증가시킬 수 있다는 연구결과가 있다”면서 “FPGA, 아날로그 DSP 업체들과 협력해 관련제품 상용화를 위해 연구하고 있다”고 설명했다.
설성인기자 siseol@