시스템반도체·낸드 플래시와 달리 D램이 10나노대의 벽을 쉽게 넘지 못하고 있다.
쿼드러플패터닝(QPT) 등 노광 기술은 어느 정도 해결책을 찾았지만 커패시터 공정 문제를 풀지 못하고 있기 때문이다. 삼성전자·SK하이닉스 등 선두 업체는 당분간 D램보다는 시스템반도체·낸드 플래시 공정 전환에 투자를 집중한다는 기조여서 D램 10나노대 시대는 당초 계획보다 지연될 것으로 예상된다.
23일 업계에 따르면 D램 미세공정이 20나노에서 당분간 정체될 가능성이 높아졌다. 25나노에서 20나노로 전환하는 데는 추가 설비투자 부담이 크지 않지만, 10나노대 공정을 설치하려면 상당한 비용이 뒤따르기 때문이다. 특히 마이크론은 D램 공정을 25나노에서 20나노로 전환하는 데도 주저하는 분위기다.
얼마 전만 해도 메모리 업체들은 D램 미세공정 전환에 많은 관심을 보였다. 삼성전자가 D램 공정을 25나노에서 20나노로 전환하면서 미세공정 경쟁에 다시 관심이 쏠렸다. 반도체 전문가들은 D램 미세공정 기술이 20나노대에 안착한 후 곧 10나노대 시대가 열릴 것으로 내다봤다.
10나노 진입을 위한 QPT 공정 비용이 빠른 속도로 떨어지면서 D램 미세공정 전환 경쟁을 촉진했다. QPT 공정 비용은 기존 DPT 공정 대비 15% 수준까지 좁혀진 것으로 추정된다.
시스템반도체와 낸드 플래시 기술이 빠른 속도로 진전된 것도 영향을 미쳤다. 낸드 플래시는 이미 16나노 진입을 눈앞에 두고 있고, 시스템반도체도 핀펫(FinFET) 기술 덕분에 14~16나노 미세공정 기술이 적용될 수 있게 됐다.
그러나 커패시터 공정 문제가 D램 기술 진보의 앞길을 막았다. D램이 미세공정화될수록 커패시터를 형성하는 게 기하급수적으로 어려워지기 때문이다. 미세공정을 진행하려면 D램 표면 위 커패시터 면적을 줄일 수밖에 없다. 커패시터에 동일한 전하를 저장하려면 높이를 키워 부피를 비슷한 수준으로 맞춰야 한다. 커패시터는 가늘고 긴 막대 모양으로 형성되는데 쉽게 무너지면서 기둥과 붙어 불량을 일으킨다. 식각 공정도 당초 예상보다 훨씬 까다로운 것으로 알려졌다. 기존 커패시터를 대체할 수 있는 신소재 개발 여부가 D램 10나노대 시대를 열 열쇠가 될 것으로 보인다.
반도체 한 전문가는 “마그네틱 등 새로운 소재를 적용하면 기존 커패시터 문제를 해결할 수 있다”며 “다만 신소재를 쓰면 반도체 팹 수율에 문제가 생길 수 있고, 이는 생산단가와 직결돼 메모리 업체들이 적극 나서지 않고 있다”고 말했다.
이형수기자 goldlion2@etnews.com