로직 3D 적층하고 HBM 연결
2026년 2분기 양산·AI칩 적용
삼성전자가 고가의 '실리콘 인터포저'를 대체하는 차세대 반도체 패키징 기술을 개발한다. 실리콘 인터포저는 인공지능(AI) 등 첨단 반도체 제조에 쓰이는 소재로, 치열한 패키징 전쟁에서 경쟁력을 확보하려는 승부수로 풀이된다.
삼성전자는 첨단패키징(AVP)사업부 주도로 '3.3D 첨단 반도체 패키징 기술'을 개발 중인 것으로 파악됐다. 2026년 2분기 양산을 목표로, AI 반도체 칩 적용이 목표다.
가속기로도 불리는 AI 반도체 칩은 통상 그래픽처리장치(GPU)나 신경망처리장치(NPU) 등 연산을 담당하는 로직 반도체를 중앙에 두고, 바로 옆에 고대역폭메모리(HBM)를 배치하는 구조다.
로직과 HBM을 수평 연결하기 위해 반도체와 메인 기판 사이에 '실리콘 인터포저'를 적용하는데, 업계에서는 반도체와 기판 사이 한 개 층이 더 있다고 해 '2.5D 패키징'이라고 칭한다.
실리콘 인터포저는 서로 성격이 다른 이종 반도체를 연결하는 지지대와 같은 역할을 하지만 높은 가격과 공정 어려움 때문에 반도체 가격을 인상시키는 요인이 된다.
삼성전자는 실리콘 인터포저 대신 '구리 재배선(RDL) 인터포저'를 탑재해 로직과 HBM을 연결하는 기술을 개발하고 있다. 실리콘 대신 RDL 인터포저를 쓰면 10분의 1 수준으로 소재 가격을 낮출 수 있는 것으로 알려졌다. 필요 부분에만 실리콘을 쓰는 방식(브릿지)으로 성능 저하를 최소화한다.
삼성은 여기서 한 발 더 나아가, 연산에 필요한 캐시 메모리(LLC) 위에 로직 반도체를 쌓는 3D 적층 기술을 동시 구현하려 하고 있다. 로직을 3D 적층하고 HBM을 연결한다는 의미에서 삼성은 '3.3D 패키징'이라고 자체 명명했다.
이같은 시도는 첨단 패키징 가격을 낮춰 보다 많은 고객을 유인하려는 전략으로 풀이된다. 삼성은 신기술들을 상용화하면 기존 실리콘 인터포저 대비 성능 저하 없이 22% 비용을 절감할 수 있을 것으로 보고 있다. 가격경쟁력과 생산성이 향상되기 때문에 반도체 위탁생산(파운드리) 수주에 유리할 것이란 기대다.
삼성은 또 3.3D 패키징에 '패널레벨패키징(PLP)' 기술을 도입할 것으로 알려졌다. PLP는 둥근 웨이퍼 대신 사각 패널에서 칩을 패키징하는 것으로 반도체 생산성을 크게 높일 수 있다. 삼성은 PLP 분야에서 선두권으로 꼽힌다.
반도체 패키징 업계 관계자는 “AI 등 첨단 반도체 고객(팹리스)가 원하는 가격과 성능을 제공, 선제적으로 양산에 성공해야 시장 주도권을 잡게 될 것”이라며 “삼성이 3.3D 등 차세대 패키징 기술을 개발하는 것 역시 가격 경쟁력과 첨단 기술력을 업계에 소구하기 위한 것으로 풀이된다”고 분석했다.
권동준 기자 djkwon@etnews.com
