칩과 같은 크기로 기판에 실장하는 LSI(대규모집적회로)패키지 기술인CSP(칩스케일 패키지)의 표준화를 둘러싸고 미국과 일본의 반도체 업계가대립하고 있다.
미국의 전자부품표준화단체인 JEDEC와 일본전자기계공업회(EIAJ)가 서로 다른 단자의 피치를 주장,아직까지 양측이 합의에 이르지 못하고 있다. 이같은 상황에서 최근 일부 미국 기업들이 JEDEC의 제안에 따른 단자 피치를 수용한 플래시EEP(소거가능프로그램)롬을 내놨고 일본업체들도양산을 추진하고 있어,양측의 이견 조정이 더욱 어렵게 되고 있다.
두단체는 이 기술의 파급효과가 크다는 점때문에 CSP의 표준화에 관한협의를 추진했다. 그러나 지난 4월 하와이에서 개최된 합동회의에서 단자 피치에 대한 방식이 상이점이 드러났고 따라서 지금까지 합의된 것이 없다. 오는 12월에 두번째 회합을 가질 예정인데 획기적인 방향전환을 기대하기 어려울 것으로 전망되고 있다.
쟁점이 되고 있는 것은 0.5mm에서 1.0mm사이에 설정될 단자 피치의 길이이다. EIAJ는 0.8mm와 0.65mm를 주장하고 있는데 반해 JEDEC은 0.75mm를 제안하고 있다.
EIAJ는 QFP등이 이전부터 채용해오고 있는 피치라는 점을 들어, 또JEDEC는 플래시 EEP롬에의 적용에 적합하다는 점을 들어 서로의 주장을 고수하고 있다.
특히 JEDEC는 플래시EEP롬의 칩 크기를 고려, 미세가공에 의해 소형이돼도 칩의 영역내에 48핀이 들어가는 것을 중시하고 있다. 0.8mm피치로는 칩의 영역에 외부단자가 받아들여질수 없으며 피치가 0.65mm까지 좁아진다면 이번에는 사용자가 프린트 기판에 배선을 둘러치기가 어렵다고 생각하고 있다.
외형크기의 표준화에서도 양측은 견해가 다르다.JEDEC는 외형크기를규정하지만 EIAJ는 결정하지 않는다는 방침이다.
그러나 최근들어 양측이 의견차이로 규격 통일을 미루지 못한 상태에서 CSP는 이미 양산에 들어간 상태다. 미국에서는 테세라社의 구조를 채용한플래시EEP롬이 인텔,어드밴스트 마이크로디바이시스(AMD)등이 생산을개시했다. 또 일본 반도체 메이커들도 1.0mm피치및 0.8mm피치의 CSP출하를 시작했다.
양국의 반도체 업체들은 자국 업계의 규격에 맞춰 CSP 생산을 시작한것이다.
한편 플래시EEP롬 개발을 위해 미국업체와 협력관계를 갖고 있는 일본업체들은 나름대로 묘안을 짜고 있다.
AMD와 공동개발하고 있는 후지쯔의 경우 다른 패키지 구조로도 핀의 배열을 갖게할 가능성이 있다고 보고 해결방안을 모색 중이다. 또 인텔과 기술제휴를 하고 있는 샤프도 핀의 배열을 공통화하는 방안을 검토하고 있다.
실장면적을 줄여 기기소형화를 이루기 위한 CSP기술은 美日양국 업계의표준대립에도 불구하고 이제 실용화 단계에 접어들고 있다.
따라서 서로 다른 규격의 제품이 출시된 상태에서 JEDEC와 EIAJ양측이 앞으로 규격 표준화를 어떻게 끌어낼수 있을지 관심이 모아진다.
<박주용 기자>