반도체 공정을 한 단계 미세화할 때마다 매월 2만5000장 분량의 웨이퍼 손실이 발생하는 것으로 나타났다. 20나노미터 공정에서 10나노로 회로 선폭을 줄이는 기술 난이도가 높아 칩 생산량이 줄어들기 때문이다.
국제반도체장비재료협회(SEMI)는 세계 반도체 제조산업 현황을 조사한 ‘세계 팹 전망 리포트’에서 이 같은 분석 결과를 발표했다.
자료에 따르면 팹이 다음 세대 기술로 전환할 때 반도체 용량 손실이 발생한다. 복잡성이 높아지고 생산 공정 과정이 늘어나기 때문에 웨이퍼 생산량이 클린룸 내 평방피트 당 10~20% 줄어든다는 분석이다.
SEMI 측은 “2014년부터 세계 9개 팹을 분석했으며 2016년까지 D램 제조용 팹들은 다음 세대 첨단 기술 노드로 전환할 때 매월 총 2만5000장의 웨이퍼 손실을 입을 것으로 예상한다”고 말했다.
반도체 제조사들은 예상 비트 수요를 충족하기 위해 새로운 팹을 짓거나 기존 생산 라인의 용량을 늘리고 있다. 올해까지 3~4개의 새로운 팹이 등장하고 용량을 추가한 생산 라인들이 가동을 시작할 예정이다.
하지만 설비 증설이 반도체 용량 증가와 직결하지는 않을 전망이다.
SEMI는 “새로운 팹이나 생산라인에서 반도체 생산량을 확대하려면 일정 시간이 필요하므로 당장 순 용량이 증가하지 않는다”며 “따라서 내년까지 반도체 용량 증가율은 단 3%에 그칠 것”이라고 내다봤다.
배옥진기자 withok@etnews.com
