삼성전자가 '반도체 구조와 물질의 혁신' '새로운 개념(콘셉트) 도입'을 반도체 한계 돌파 방법론으로 제시했다. 반도체 소자 경박단소와 성능 극대화를 위한 기술 전환이 이뤄져야 한다는 지적이다. 수직 적층 구조와 축전기(캐퍼시터) 없는 D램, 멀티 스태킹 V낸드, 웨이퍼 양방향 회로 연결 등을 반도체 혁신을 이끌 미래 기술로 주목했다.
신유균 삼성전자 반도체연구소 차세대연구실장(부사장)은 19일 테크코리아 2022에서 '미래를 위한 반도체 기술 혁신'을 주제로 반도체 업계가 직면한 도전 과제를 해결할 혁신 기술을 소개했다. D램 사례를 먼저 언급한 신 부사장은 “우리는 D램 셀 크기를 구조와 소자 개선으로 지속적으로 축소해왔다”며 “앞으로도 셀 크기는 계속 작아질 것이고 트랜지스터와 캐퍼시터 미세화의 기술 장벽을 극복하는 것이 업계 도전 과제가 될 것”이라고 전망했다.
D램 기본 단위인 셀 비트 1개에는 트랜지스터와 캐퍼시터 각각 하나씩 존재한다. 트랜지스터는 전하 이동을 제어하고 캐퍼시터는 전하를 저장한다. 셀 크기는 지난 20여년간 10분의 1 수준으로 줄었는데 지속적 크기 감소로 인해 미래에는 D램 전하 제어 능력을 잃고 데이터를 넣지 못할 수준이 될 것이라고 신 부사장은 진단했다. 그는 “업계에서는 기존 2D 구조와는 다른 스택 형태 등 3차원(3D) 구조를 연구하고 전류 누설을 막기 위해 실리콘(Si) 채널이 아닌 저누설 채널 물질을 도입하려 한다”며 “캐퍼시터가 없는 새로운 콘셉트의 D램을 연구하는 등 한계 극복을 위해 노력 중”이라고 밝혔다.
V낸드 플래시는 비트 밀도 증가 추세에 대응하기 위해 지속적인 셀 적층(스태킹)이 필요하다고 강조했다. 신 부사장은 “V낸드 스택 수가 늘어날 수록 기술 난도가 급격히 증가한다”며 “(회로를) 깊고 좁게 식각(에칭)해야 하는 것과 인접 셀 간 간섭, 웨이퍼 휨 등이 대표적”이라고 말했다. 이어 “구조만 개선하던 기존 기술뿐 아니라 새로운 물질과 콘셉트의 플래시가 필요해졌다”며 “지속적 적층이 가능하도록 멀티 스태킹 기술이 계속 발전하고 소자 크기를 더욱 미세화하기 위해서는 동작 전압을 낮출 수 있는 새로운 개념의 소자 개발이 요구된다”고 말했다.
신 부사장은 삼성전자가 지난달 7월 세계 최초 상용화한 차세대 트랜지스터 구조 '게이트올어라운드(GAA)' 이후 시대도 준비해야 한다고 강조했다. 특히 반도체 셀 높이를 줄이는 방법이 필요하다고 지적했다. 그는 “MBCFET(삼성전자의 GAA 구조 명칭) 이후 세대를 이어나가기 위해서 반도체 셀 높이 축소 한계와 실리콘 채널 물질의 단채널 효과(전류 조절 기능 상실)를 극복해야한다”며 “웨이퍼 양방향에서 회로를 연결하는 '백사이드 인터커넥션'과 실리콘 대비 우수한 게이트 제어성을 가진 원자층 두께 물질을 개발해 한계를 이겨 나가야 할 것”이라고 밝혔다. 백사이드 인터커넥션은 시스템 반도체 웨이퍼 윗면뿐 아니라 아랫면에도 회로를 연결, 전력 공급 등 수행하는 기술이다. 인텔과 TSMC, 벨기에 연구소 아이멕에서도 기술 개발이 한창이다. 신물질로는 이황화몰리브덴(MoS2) 등을 언급됐다. 신 부사장은 차세대 패키징 기술로 '칩렛' 핵심인 범프 없는 본딩을 주목했다. 반도체 칩(다이) 간 연결 시 저항을 줄이고 우수한 전기·열적 특성을 확보할 수 있다.
신 부사장은 “디지털 대전환(DX) 시대를 더욱 잘 준비하기 위해서는 이러한 반도체 기술 도전 과제를 극복해야 한다”며 “새로운 혁신으로 미래에 대응하기 위해 반도체 산업 전분야의 협력이 필요하다”고 강조했다.
권동준기자 djkwon@etnews.com
