[이슈분석]기술·자본·협력으로 풀어내는 한계 돌파법

세계 반도체 시장은 공정 미세화가 진행될수록 기술과 거대 자본을 가진 기업만 살아남을 수 있는 구조가 됐다. 메모리 반도체는 과거 수십 개 기업이 경쟁했지만 지금은 상위 5개 기업 정도만 장기적 생존을 모색할 수 있는 상황이다. 특히 기술 난이도가 높은 D램 등 메모리 반도체 시장의 기술·자본 경쟁은 기술 난이도가 높아지면서 혁신 주기가 느려지고 비용이 치솟는 새로운 국면에 접어들었다.

반도체 공정이 20나노미터(㎚)대에서 10나노대로 진입하면서 기술 혁신이 원가 경쟁력으로 이어지던 기존 구조가 깨졌다. 회로 선폭을 줄이는 기술이 점점 어려워지면서 공정 미세화 속도가 둔해졌고 기술 개발에 투입하는 비용이 크게 증가한 것이다. 반도체 설계·공정을 넘어 재료, 패키징 등 반도체 생산 전 과정에 걸친 혁신이 필요해졌다.

최근 메모리 반도체 기업들은 웨이퍼 크기를 늘리기보다 칩의 집적도를 높이는데 골몰하고 있다. 300미리미터(㎜) 웨이퍼(12인치)에서 2.25배 면적이 넓은 450㎜(18인치) 웨이퍼 개발 필요성이 제기됐지만 지금은 칩 설계를 고도화하는데 무게중심이 실렸다.

인텔은 14나노 핀펫(FinFET)을 처음 양산해 10나노 시대를 열었고 삼성전자는 지난해 처음으로 와이어본딩 대신 칩에 구멍을 뚫어 연결하는 실리콘관통전극(TSV) 기술을 64기가바이트(GB) DDR4 서버용 D램 모듈에 적용해 양산했다. 낸드플래시에 이어 D램에서도 3차원 기술을 적용하는데 성공했다.

TSV 기술은 D램 칩을 얇게 깎은 뒤 구멍을 뚫고 위 아래로 쌓은 칩들을 전극으로 연결하는 패키징 기술이다. 구리선으로 연결하는 와이어 본딩 기법보다 소비전력을 줄이고 속도를 크게 높일 수 있는 기술이다.

SK하이닉스도 3차원 구조를 적용해 적층 단수를 높인 16나노 트리플레벨셀(TLC) 낸드플래시 양산을 준비하고 있다. 기존 LPDDR4보다 데이터 처리 속도가 4배 빠른 모바일 D램용 와이드 IO2도 개발 중이다.

업계는 사물인터넷(IoT) 시장이 커지면서 기존 200㎜ 웨이퍼와 65나노대 공정으로 충분히 소화할 수 있는 시스템반도체 시장과 첨단 메모리 시장으로 경쟁 구도가 나뉠 것으로 보고 있다. 인텔을 비롯해 메모리 반도체 상위권 기업들이 치열하게 기술 경쟁을 벌이고 있어 무어의 법칙을 실현하는 주 무대가 될 것으로 봤다.

업계 한 전문가는 “높은 기술력과 거대한 자본을 모두 갖지 못하면 살아남기 힘든 구조가 됐다”며 “노광장비 기업 ASML에 인텔, 삼성전자, TSMC가 거액을 투자한 것처럼 이해관계가 맞는 기업들끼리 전략적으로 협업하는 사례도 늘어날 것”이라고 분석했다.

배옥진기자 withok@etnews.com