삼성전자가 로직 반도체의 공정 미세화 한계를 극복할 미래 기술로 '3차원(3D) 적층'(3D Integration)을 지목했다. 삼성전자는 이 기술이 TSMC와 경쟁하고 있는 '게이트올어라운드'(GAA) 이후 반도체 미세 공정 시대를 이끌 것이란 전망을 내놨다.
3D 적층은 기존 수평 구조로 만들던 반도체 셀을 3D 수직 구조로 쌓아 올리는 방식이다. 낸드플래시 등 메모리가 이 같은 방식을 통해 미세화 기술 한계를 극복한 것처럼 연산을 담당하는 로직 반도체에도 해당 기술이 확대 적용될 것으로 기대된다.
김형섭 삼성전자 반도체연구소장(부사장)은 7일 서울 코엑스에서 열린 '글로벌 테크 코리아 2021' 2일차 기조강연에서 “로직 반도체는 트랜지스터와 배선 미세화 한계를 GAA라는 새로운 트랜지스터 구조를 통해 극복하고 있다”면서 “최근 반도체 업계에서는 적층 구조 소자와 신물질을 적용한 트랜지스터를 개발하고 있어 반도체 미세화 한계 극복을 지속해 나갈 것”이라고 밝혔다.
김 연구소장이 언급한 적층 구조는 3D 적층 방식을 의미한다. 반도체는 실리콘 웨이퍼 위에 트랜지스터를 만들고 배선으로 연결, 소자를 구현한다. 기존에는 수평으로 트랜지스터와 배선을 연결했다. 그러나 수평 구조는 반도체 미세화로 인해 트랜지스터와 배선 간 간격이 점점 줄어들면서 전자가 누설되는 '간섭 현상'을 피할 수 없게 됐다. 반도체 업계에서는 현재 수평 방식으로는 3나노 이하 공정 미세화는 한계에 도달할 것으로 전망하고 있다.
3D 적층은 이 같은 한계를 극복할 수 있다. 수평 대신 수직으로 구조를 변경해 반도체 집적도를 끌어올리는 방식이다. 이는 2013년 삼성전자가 세계 최초로 양산한 수직 구조 낸드 '3D V낸드'와 유사하다. 삼성전자는 이를 통해 낸드 메모리 집적도를 2배 이상 끌어올렸다. 김 연구소장은 “(3D 적층) 소자의 물질과 구조 혁신이 반도체 업계의 미세화 한계를 해결할 수 있을 것”이라고 강조했다.
김 연구소장은 3D 적층이 GAA 다음 세대를 이끌 반도체 미세화 기술이라고 내다봤다. GAA는 지금까지 반도체 업계를 주도해 온 핀펫 구조의 대안으로 삼성전자가 내년 3나노 공정에 적용할 기술이다. TSMC도 2나노 공정에 GAA를 적용할 것으로 알려졌다. 3D 적층이 GAA를 뛰어넘는 차세대 기술로 떠오르면서 삼성전자의 해당 분야 연구개발(R&D)도 활발해질 것으로 예상된다.
김 연구소장은 “D램과 낸드 등 메모리 분야에서도 장기적으로 많은 정보를 저장하고 칩 면적을 줄이기 위한 3D 기술을 연구하고 있다”면서 “이미지센서도 소자 자체 개선을 위한 연구뿐만 아니라 3D 적층 기술이 개발돼 미래를 준비하고 있다”고 덧붙였다.
글로벌 테크 코리아 2021은 8일과 9일 △디스플레이·소부장 △배터리·핫테크 세션 발표가 이어진다.
권동준기자 djkwon@etnews.com
